全數字短波接收機的設計過程會遇到哪些問題：
①采樣率高，可能會導致輸出功率高，絕大多數插口的數據流分析速度也很高。因此務必按照髙速大數字控制系統(tǒng)設計的標準，降低系統(tǒng)軟件的干擾信號，以確保數據信號的一致性。FPGA是全部系統(tǒng)軟件的數據傳輸管理中心，它的設計方案看起來至關重要。這里采用的是VERTEXII系列產品FPGA，其內部帶有數控機床電阻器（DigitalControlledImpedance，DCI），能夠用于對同軸電纜開展配對，并且伴隨著外部自然環(huán)境（如溫度）的轉變，能全自動開展調整。不用在集成ic外界再接配對電阻器，降低了線路板的總面積及走線的難度系數。
②因為FPGA的全局性時鐘頻率很高（100MHz），因而FPGA邏輯性的設計方案尤為重要。模塊化設計、層次化是大中型設計室必不可少的。有效的作用界定、控制模塊切分是關聯到電源電路最后可否做到特性規(guī)定的重要。在源碼（VHDL語言）設計過程中，盡可能選用流水線結構，降低子元器件（如VHDL中的一個PROCESS）中的邏輯性傳送深層，以做到時鐘頻率的規(guī)定。
③主、從DSP中間的通訊是牽制系統(tǒng)軟件特性、提升系統(tǒng)軟件魯棒性的關鍵要素。在大部分狀況下，主、從DSP中間有很多的數據信息要傳送。比如，從DSP開展FFT與運算，隨后將頻帶匯報給主DSP。假如主、從DSP中間的通訊速度不足高，或者不穩(wěn)定，必然危害全部系統(tǒng)軟件的特性。因此選用DSP的HPI插口（Host-PortInterface）。
主DSP根據多線程RAM插口瀏覽從DSP的HPI插口，手機充電線立即相接。多線程RAM控線連到FPGA，由FPGA作必需的邏輯性變換后與HPI控線相接。在這里方法下，主DSP開展兩次RAM實際操作就可以瀏覽1次HPI（各自瀏覽上位和底位），即進行一個字（32位系統(tǒng)）的讀寫能力，速度非常高，達到50MBps。
④系統(tǒng)軟件將檢索和剖析作用融合在一起，造成DSP的程序流程量挺大，不可以徹底放到片內（片內只能192KB室內空間）。因此一些代碼段和絕大多數的數據信息段必須放到片外的SDRAM中，瀏覽片外的速率要比瀏覽片內慢得多。以便提升系統(tǒng)軟件特性，采用了動態(tài)性生產調度的對策。